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邏輯與計算機設計基礎(原書第5版) PDF 下載


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時間:2019-08-26 10:42來源:https://download.csdn.net/ 作者:轉載  侵權舉報
邏輯與計算機設計基礎(原書第5版) PDF 下載
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邏輯與計算機設計基礎(原書第5版)   PDF 下載

 
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資料簡介:
本書以通用計算機為線索,由淺入深地講解了邏輯設計、數字系統設計和計算機設計。其中,第1~4章為邏輯設計,包括數字系統與信息、硬件描述語言和組合邏輯電路、組合邏輯設計以及時序電路;第5~7章為數字系統設計,包括數字硬件實現技術、測試與驗證對設計成本的影響、寄存器與寄存器傳輸以及存儲器基礎;第8~12章為計算機設計,包括計算機設計基礎、指令集結構、RISC與CISC中央處理器、輸入輸出與通道,以及存儲系統。書中附有60多個主要來自現代日常生活中產品設計的真實例子和問題,可以激發讀者的學習興趣。本書強調硬件描述語言在教學中的重要性,不僅可以作為計算機科學、計算機工程、電子技術、機電一體化等專業學生學習硬件的一本絕佳教材,也可以作為弱電類工程師和計算機科學工作者的理想參考書籍。
 
資料目錄:
Logic and Computer Design Fundamentals
出版者的話
譯者序
前言
第1章 數字系統與信息1
1.1 信息表示2
1.1.1 數字計算機3
1.1.2 其他計算機4
1.1.3 通用計算機的進一步說明7
1.2 計算機系統設計的抽象層次8
1.3 數制10
1.3.1 二進制11
1.3.2 八進制與十六進制12
1.3.3 數字范圍13
1.4 算術運算14
1.5 十進制編碼17
1.6 字符編碼18
1.6.1 ASCII字符編碼18
1.6.2 校驗位21
1.7 格雷碼22
1.8 本章小結23
參考文獻24
習題24
第2章 組合邏輯電路27
2.1 二值邏輯和邏輯門27
2.1.1 二值邏輯28
2.1.2 邏輯門29
2.1.3 用硬件描述語言表示邏輯門32
2.2 布爾代數33
2.2.1 布爾代數的基本恒等式34
2.2.2 代數運算36
2.2.3 反函數38
2.3 標準形式39
2.3.1 最小項和最大項39
2.3.2 積之和42
2.3.3 和之積43
2.4 兩級電路的優化43
2.4.1 成本標準44
2.4.2 卡諾圖結構45
2.4.3 二變量卡諾圖47
2.4.4 三變量卡諾圖48
2.5 卡諾圖的化簡50
2.5.1 質主蘊涵項50
2.5.2 非質主蘊涵項51
2.5.3 和之積優化52
2.5.4 無關最小項53
2.6 異或操作和異或門55
2.7 門的傳播延遲56
2.8 硬件描述語言簡介58
2.9 硬件描述語言—VHDL60
2.10 硬件描述語言—Verilog67
2.11 本章小結72
參考文獻72
習題72
第3章 組合邏輯電路的設計79
3.1 開始分層設計79
3.2 工藝映射82
3.3 組合功能模塊85
3.4 基本邏輯函數85
3.4.1 定值、傳遞和取反85
3.4.2 多位函數86
3.4.3 使能87
3.5 譯碼89
3.5.1 譯碼器和使能結合92
3.5.2 基于譯碼器的組合電路95
3.6 編碼96
3.6.1 優先編碼器96
3.6.2 編碼器的擴展98
3.7 選擇98
3.7.1 多路復用器98
3.7.2 基于多路復用器的組合電路105
3.8 迭代組合電路109
3.9 二進制加法器110
3.9.1 半加器110
3.9.2 全加器110
3.9.3 二進制行波進位加法器111
3.10 二進制減法112
3.10.1 補碼114
3.10.2 采用補碼的二進制減法115
3.11 二進制加減法器115
3.11.1 有符號的二進制數116
3.11.2 有符號二進制數的加法與減法118
3.11.3 溢出119
3.11.4 加法器的HDL模型121
3.11.5 行為描述122
3.12 其他的算術功能模塊124
3.12.1 壓縮125
3.12.2 遞增126
3.12.3 遞減127
3.12.4 常數乘法127
3.12.5 常數除法127
3.12.6 零填充與符號擴展127
3.13 本章小結128
參考文獻129
習題129
第4章 時序電路138
4.1 時序電路的定義138
4.2 鎖存器140
4.2.1 SR和SR鎖存器140
4.2.2 D鎖存器143
4.3 觸發器143
4.3.1 邊沿觸發式觸發器144
4.3.2 標準圖形符號145
4.3.3 直接輸入147
4.4 時序電路分析148
4.4.1 輸入方程148
4.4.2 狀態表148
4.4.3 狀態圖150
4.4.4 時序電路模擬152
4.5 時序電路設計153
4.5.1 設計步驟154
4.5.2 構建狀態圖和狀態表154
4.5.3 狀態賦值160
4.5.4 使用D觸發器的設計161
4.5.5 無效狀態的設計162
4.5.6 驗證164
4.6 狀態機圖及其應用166
4.6.1 狀態機圖模型167
4.6.2 對輸入條件的約束168
4.6.3 使用狀態機圖的設計應用170
4.7 時序電路的HDL描述—VHDL177
4.8 時序電路的HDL描述—Verilog184
4.9 觸發器定時191
4.10 時序電路定時192
4.11 異步交互194
4.12 同步和亞穩態195
4.13 同步電路陷阱198
本章小結199
參考文獻200
習題200
第5章 數字硬件實現210
5.1 設計空間210
5.1.1 集成電路210
5.1.2 CMOS電路工藝211
5.1.3 工藝參數213
5.2 可編程實現技術215
5.2.1 只讀存儲器216
5.2.2 可編程邏輯陣列217
5.2.3 可編程陣列邏輯器件219
5.2.4 現場可編程門陣列221
5.3 本章小結224
參考文獻224
習題225
第6章 寄存器與寄存器傳輸227
6.1 寄存器與加載使能227
6.2 寄存器傳輸230
6.3 寄存器傳輸操作231
6.4 VHDL和Verilog中的寄存器傳輸233
6.5 微操作233
6.5.1 算術微操作234
6.5.2 邏輯微操作235
6.5.3 移位微操作236
6.6 對單個寄存器的微操作237
6.6.1 基于多路復用器的傳輸237
6.6.2 移位寄存器239
6.6.3 行波計數器242
6.6.4 同步二進制計數器244
6.6.5 其他類型計數器247
6.7 寄存器單元設計249
6.8 基于多路復用器和總線的多寄存器傳輸253
6.8.1 高阻態輸出254
6.8.2 三態總線255
6.9 串行傳輸及其微操作256
6.10 寄存器傳輸控制259
6.11 移位寄存器和計數器的HDL描述—VHDL272
6.12 移位寄存器和計數器的HDL描述—Verilog273
6.13 微程序控制275
6.14 本章小結276
參考文獻276
習題277
第7章 存儲器基礎283
7.1 存儲器定義283
7.2 隨機訪問存儲器283
7.2.1 讀寫操作284
7.2.2 定時波形285
7.2.3 存儲器特征286
7.3 SRAM集成電路287
7.4 SRAM芯片陣列292
7.5 DRAM芯片294
7.5.1 DRAM單元294
7.5.2 DRAM位片296
7.6 DRAM分類29

 
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